VHDL
VHDL ist eine Hardwarebeschreibungssprache. Sie wird eingesetzt, um digitale Systeme zu dokumentieren und zu entwerfen.
Eigene Modelle:
Links:
Syntax:
Für den Syntax gelten folgende Regeln:
fett fixed size
alle reservierten Worte
normal fixed size alle nicht-terminal-Symbole
in [] angegebene Objekte sind optional
in {} angegebene Objekte können 0..n mal wiederholt werden
| stellt als "oder" eine Alternative dar
VHDL besteht aus:
- Design Units
- (context_clause)
- Entity
- Architecture
- Package
- Package Body
- Declarations
- Component Declaration
- Constant Declaration
- Function Body
- Function Declaration
- Interface Declaration
- Procedure Body
- Procedure Declaration
- Signal Declaration
- Subtype Declaration
- Type Declaration
- Use Clause
- Variable Declaration
- Statements
- Assert Statement
- Process Statement
- Null Statement
- If Stetement
- Case Statement
- Indefinite Loop
- Exit Statement
- For Loop
- Return Statement
- Variable Assignment
- Wait Statement
- Procedure Call
- Simple Signal Assignment
- Conditional Signal Assignment
- Selected Signal Assignment
- Component Instantiation Statement
- Generate Statement